Resumo: primeiro post da aba CI. Isso aqui saiu do grupo de circuitos integrados que eu participo — tava estudando layout CMOS e fiz uma animação 3D da NAND3 pra conseguir ver onde a corrente passa quando eu mexo nas entradas. Tem a tabela verdade, o esquemático e o modelo pra girar no fim do post.

A tabela verdade

NAND3 é o AND de três entradas com a saída invertida: Y = NOT(A · B · C). Ou seja, a saída só cai pra 0 quando as três entradas estão em 1.

A B C série nMOS paralelo pMOS Y
0 0 0 cortada P1 P2 P3 1
0 0 1 cortada P1 P2 1
0 1 0 cortada P1 P3 1
0 1 1 cortada P1 1
1 0 0 cortada P2 P3 1
1 0 1 cortada P2 1
1 1 0 cortada P3 1
1 1 1 conduz nenhum 0

As duas colunas do meio são o circuito, não a álgebra: série nMOS é o caminho de Y até o GND, e paralelo pMOS lista quais transistores de cima estão conduzindo em cada linha. Basta um pMOS ligado pra Y ficar em 1 — por isso sete linhas em 1 e uma só em 0, de graça, sem ninguém ter projetado pra isso.

O esquemático

Esquemático da NAND3 CMOS: três pMOS em paralelo entre VDD e a saída Y, e três nMOS em série entre Y e GND. A B C C B A VDD Y P1 P2 P3 N3 N2 N1 pMOS em paralelo nMOS em série

A estrutura é a de sempre em CMOS estático: a rede que puxa pra cima (pull-up, de pMOS) é o dual da que puxa pra baixo (pull-down, de nMOS).

  • nMOS em série entre Y e GND. Um transistor em série só conduz se todos conduzirem. nMOS liga com 1 na porta, então o caminho pro GND só fecha com A = B = C = 1. É a única linha com Y = 0.
  • pMOS em paralelo entre VDD e Y. Em paralelo basta um conduzir. pMOS liga com 0 na porta, então qualquer entrada em 0 já joga Y pra 1 — e são sete combinações com pelo menos um zero.

As duas redes nunca ficam ligadas ao mesmo tempo: ou tem caminho pro VDD, ou tem caminho pro GND, nunca os dois. É por isso que CMOS estático só gasta corrente na transição, e não parado.

Repare na ordem dos nomes: no esquemático a série de baixo pra cima é N1 (A) → N2 (B) → N3 (C), e é essa ordem que aparece no layout — a entrada que chega mais perto do GND é a mesma do transistor de baixo.

O layout

No layout real (CMOS VLSI Design, 4ª ed., Weste & Harris, capítulo de circuitos e layout) a NAND3 vira uma célula de 32λ por 40λ com:

  • tiras horizontais de difusão N e difusão P;
  • portas de polisilício verticais, uma por entrada, atravessando as duas tiras;
  • trilha de Metal 1 do VDD em cima e trilha de Metal 1 do GND embaixo;
  • 4λ de folga entre a difusão e a borda da célula.

Cada porta de poli cruzando as duas difusões é o que faz a mesma entrada controlar um pMOS em cima e um nMOS embaixo de uma vez só. É a parte que eu não conseguia visualizar no papel: no desenho 2D as camadas estão todas empilhadas no mesmo plano.

O modelo pra girar

Daí eu fiz isto. Clica em A, B e C pra mudar as entradas; as partículas mostram por onde a corrente anda em cada combinação. O slider separa as camadas na vertical, e os checkboxes ligam e desligam cada uma — inclusive Todos os rótulos, que apaga os textos flutuantes quando você quer olhar só a geometria.

Entradas:

Separar camadas
Corrente VDD → Y (carrega Y) Corrente Y → GND (descarrega Y) Canal aberto P+ N+ Poli Metal 1

O que ficou mais claro girando: o poço N só existe na metade de cima, os três pMOS dividem a mesma tira de difusão P dentro dele, e os contatos de Metal 1 são o que amarra as duas metades. Com A = B = C = 1 dá pra ver o caminho único descendo pela série de nMOS até o GND — qualquer entrada que você zerar quebra essa série e acende o caminho do VDD.